Литвинов Е.И., Шагурин И.И. Лабораторный практикум. Проектирование цифровых устройств с использованием языка Verilog HDL на базе FPGA фирмы Xilinx

Москва, 2012. — 173 с.Базовые понятия
Что такое PLD, FPGA и ASIC
Принципиальная структура FPGA
Что такое HDL. Распространенные HDL
Понятие уровней абстракции и иерархии в проектировании аппаратуры
Уровни абстракции
Понятие проекта. Составные части проекта. Иерархия проекта
Маршрут проектирования цифровых схем для реализации на FPGA
Функциональное тестирование
Процесс синтеза
Процесс имплементации и создания конфигурационного файла
Понятия «система на кристалле» и IP-ядро
Специфика проектирования цифровых устройств для FPGA с использованием
средств фирмы Xilinx
Обзор семейств FPGA и средств проектирования фирмы Xilinx
Обзор семейств FPGA фирмы Xilinx
Обзор семейства FPGA Spartan 6
Структура логической ячейки FPGA на примере семейства Spartan 6
Дополнительные ресурсы FPGA фирмы Xilinx на примере семейства Spartan 6
Блочная память (Block RAM)
Аппаратные блоки умножения
Контроллер памяти (Memory Controller Block)
Контроллер PCI Express
Гигабитные приемопередатчики (Gigabit Transceiver)
Блоки ввода-вывода
Clock Management Tile (CMT)
Понятие глобальных временных ограничений
Генерация IP-блоков
Моделирование проектов. Обзор ISIM
Внутрисхемная отладка проектов. Обзор ChipScope
Обзор микроконтроллеров класса «soft-core»
PicoBlaze
MicroBlaze
Проектирование аппаратуры с использование языка Verilog HDL
Понятие модуля. Базовая структура модуля
Объявление портов ввода-вывода
Объявление внутренних сигналов, параметров или переменных
Тело модуля
Типы данных
Реализация комбинационных схем вентильного уровня
Реализация модульной структуры проекта
Конструкции для реализации комбинационных схем уровня RTL
Операторы
Блок always
Реализация комбинационных схем уровня RTL
Модифицированное описание 1-битного компаратора
Описание двоичного дешифратора
Описание блока АЛУ
Конструкции для реализации последовательных схем уровня RTL
Триггер D-типа
Регистр
Регистровый файл
Реализация последовательных схем
Двоичный счетчик
Стек
Константы и параметры. Проектирование IP-блоков
Константы
Параметры
Конструкции для реализации конечных автоматов. Автоматы Мура и Мили
Реализация конечных автоматов
Функциональное тестирование аппаратуры средствами языка Verilog HDL
Базовая структура тестового окружения
Описание настроек моделирования
Тестовые последовательности и блок initial
Описание генератора тактового сигнала
Вспомогательные конструкции
Task и function
Циклы
Ожидание событий и состояний
Системные функции
Реализация законченного тестового окружения
Лабораторные работы
Приложение
Краткое описание лабораторного макета AtlysПравила оформления отчетов по лабораторным работам
Правила оформления файлов проектов по лабораторным работам